Problém dynamického hazardu v teorii a praxi

[Lojza1]

Je jedna věc, která mi dlouho leží v hlavě a zajímají mě k ní kompetentní názory ostatních.
Jsou vícenásobné klopné obvody, ve kterých je ke snížení proudu hodinového vstupu na rozumnou hodnotu vestavěn vstupní invertor. Ten má nějaké zpoždění. Typickou ukázkou jsou obvody 74LS174, 74S174 a mnoho dalších. Už jen z toho důvodu vzniká nejistota, kvůli které bývá v katalozích uveden doporučený nenulový hold time, tj. čas, po který by měl stav datového vstupu zůstat zachován po aktivní hraně na hodinovém vstupu. Obdobou takového invertoru jsou v tomto směru hradla v zapojení typu 7474. Nulovou hodnotu mají uvedenu například obvody typu 74S112 a 7475, u kterých takové hradlo ani invertor není (7475 je ale latch a jeho velký vstupní proud si vynucuje něco takového vně). 74S112 jsou i proto vhodné pro vytvoření vícefázového souboru taktovacích signálů.
Zároveň u obvodů s invertorem na hodinovém vstupu nebývá uvedeno minimální zpoždění z hodinového vstupu na výstup. Teoreticky by nemělo být možné takovéto klopné obvody řadit do kaskády se společným hodinovým vstupem, pokud by po cestě z výstupu na vstup nebyla například hradla a/nebo vedení s definovaným dostatečně velkým celkovým zpožděním, aby bylo udržení hodnoty na vstupu zaručeno. Případně zpožďovat hodinový signál postupně od výstupu ke vstupu logické sítě, je-li to možné. U kaskády uvnitř jednoho pouzdra se společným hodinovým invertorem na vstupu problém jeho zpoždění odpadá, ale popis součástek nebývá dostatečně podrobný a lze předpokládat, že teoretická nejistota spolehlivé funkce zůstává. (Posuvné registry jako MH7496 mají na sériovém vstupu nulový hold time a samozřejmě to musí platit i pro vnitřní kaskádu.)
V praxi úvahy o teoreticky problematických případech směřující k vícefázovému taktování a ke znásobení počtu klopných obvodů vypadají jako obsese, protože typické zpoždění z hodinového vstupu na výstup je několikanásobkem hold time. Naopak jsem se setkával s konstrukčními přístupy, u kterých se předpokládalo srovnatelné zpoždění obdobných hradel.
Hradlo AND/NAND TTL má vlastnost, že pokud je vždy alespoň jeden ze vstupů ve stavu logické nuly, mohou být ostatní ve stavu logické jedničky bez časového přesahu nul v přechodových dějích. To velmi usnadňuje (pro mne přímo určuje) i teoreticky čistý návrh logické sítě, pokud se úplně nepominou okolnosti konstrukce s reálnými spoji mezi součástkami. Takto jisté to už s přechodovými ději není u logické funkce OR (resp. AND-OR-INVERT) v TTL. Vůbec to neplatí například pro technologii CMOS 4000 s B na konci v typovém označení, u které se na logický člen dostává vstupní údaj s nedefinovaným rozsahem zpoždění vstupního invertoru. Indukčnosti ve vedení mají při pomalosti CMOS 4000 nepatrný vliv a zpožďování vkládáním článků RC je pro CMOS nevhodné. U CMOS by se už proto mnohdy nehodilo používat jednofázové taktování sekvenční sítě a podle některých součástek v sortimentu v této technologii mi připadá, že se v této technologii běžněji počítá s vícefázovým časováním. Doplňuji opravu. Nevím, jak důvodně jsem si to myslel, tj. jestli ta moje vzpomínka vycházela z něčeho relevantního. Díval jsem se teď na vnitřní zapojení konkrétního CMOS řady 4000 s B za číslem (doplňuji - Thomson HCF4085) a buffer jsem viděl na výstupu. Vstupy jsou vyvedeny přímo a logická funkce tak není zpožděná, pokud pominu ochranné vstupní rezistory, které umožňují nějaký rozdíl napětí mezi vstupy obvodu a elektrodami tranzistorů při přechodových dějích. Což při pomalosti CMOS určitě lze zanedbat. A nově doplňuji: Tesla v zeleném konstrukčním katalogu Číslicové i. o. z 1990 pro MHB4000 i MHF4000B obecně uvádí schéma invertoru s ochrannými prvky, ale bez bufferu na vstupu nebo na výstupu. Až teď jsem si ostatně připomněl, že Tesla MHB4... je pouze do 70 ℃ a teprve MHF4...B je aspoň do 85 ℃. Thomson má u hradel např. HCF4000B buffery na vstupech i na výstupech. Teď koukám do 1983 RCA CMOS Databook a na straně 54 uvádějí typová označení s B (Buffered Version) a s UB (Unbuffered Version) na konci za číslem. Nijak překvapivým závěrem je, že pro obvod z řady CMOS 4000 platí to, co (snad) píše jeho výrobce v odpovídajícím katalogu, a uživatel s tím musí počítat.
Přinejmenším u TTL by asi mělo smysl rozlišovat návrhy podle požadované spolehlivosti. Je zde široká oblast, ve které se mohou střetávat a obtížně obhajovat rozdílné názory. Jen v některých případech je teoreticky čistý návrh zároveň efektivní. Za mne počítač Kyber 4, o kterém jsem se zmínil zde:

http://www.ebastlirna.cz/modules.php?name=Forums&file=viewtopic&t=102266

Na trhu jsou aktuálně skoro zdarma dostupné SN74S374

https://allegro.cz/nabidka/100ks-sn74s374n-octal-latch-d-type-flip-flop-12962091701

a pro vytváření rychlých sekvenčních sítí jsou lákavé. Ale je u nich uveden hold time 2 ns. Tesla u hradel MH74Sxx uvádí minimální zpoždění 2 ns, ale například Texas Instruments minimální zpoždění u hradel neuvádí. Asi by bylo dobré brát vážně, že minimální zpoždění u SN74S374 ani u hradel SN74Sxx v katalozích z nějakých důvodů uvedeno není.
Jak to vidíte?

[h_honza]

Trochu se tu míchají hranové klopné obvody (flip-flop, 7474, 74112, 74374) a hladinové klopné obvody (latch, 7475, 74173).
Hranové klopné obvody jsou především určeny pro návrh synchronních obvodů. V nich je lhostejné, jaké dynamické hazardy nastanou v kombinační logice, pokud se stihne předstih (setup) před příští hranou hodin. Klopné obvody, které se nedají spojit přímo do kaskády kvůli přesahu (hold), by za užitečné asi považovány nebyly, většina podmínku splňuje, i když se to z katalogu nedá dovodit - potřebovali bychom minimální zpoždění z hodin na výstup, a to tam zpravidla není. Uváděný 74S374 má přesah 0ns. Pokud byste přesto potřeboval zaručit minimální zpoždění, vkládají se invertory.
Není mi jasné, jestli Vám jde o návrh, jehož správné časování je dovoditelné z katalogových údajů (normální případ, kdy od té konstrukce chcete mít pokoj), nebo návrh, který využívá nedokumentovaných vlastností. Odvozovat tyto vlastnosti z náhradního schématu obvykle nelze, struktury, které naznačené funkce realizují, jsou často dost nestandardní.
Návrhy, které požadují srovnatelné zpoždění hradel, se nepovažují za příliš solidní, právě pro nedostatek záruk, především za minimální zpoždění. Souběh zpoždění není zaručen ani na jednom čipu. Z toho důvodu jsou asynchronní návrhy prošpikované různým potvrzováním a podobně.
Určitě jsou aplikace, kde bychom asynchronní návrh užili. Napadá mě hradlování hodin - tam se ale hradlovací signál synchronizuje.
Zkuste lépe přiblížit problém, třeba se nám to tu podaří.

[Lojza1]

h-honza:
Děkuji za reakci a ochotu se tématem zabývat.
Já jsem 7475 zmínil jen okrajově jako jeden z obvodů, u kterých je hold nula díky nepřítomnosti toho invertoru.
To téma jsem nastínil pouze obecně. S tím, co jste k němu napsal, se ztotožňuji a v podstatě jsem napsal zhruba totéž.
Tesla minimální zpoždění u hradel MH74Sxx a třeba i u MH74S112 uvádí právě jako ty užitečné 2 ns. Nejspíš ne proto, že by to byl nějak změřený a statisticky odvozený limit na velkém souboru součástek. Spíš tím chtěli usnadnit návrh sítí s jistotou, že žádné MH74Sxx se rychlostí k této mezi nepřiblíží. A možná na rozdíl od Texas Instruments nepředpokládali, že něco s MH74Sxx poletí do vesmíru nebo bude navigovat nějakou drahou zbraň.
Upřímně si myslím, že kdybych mezi "kanály" jednoho pouzdra SN74S374 na uvnitř natvrdo propojených hodinách vložil nějakou logiku a i kdyby nic z toho nemělo definované minimální zpoždění, ve výsledku by to nezlobilo. Vidím to spíš jen jako problém teoretické čistoty návrhu a dotaz směřoval k míře mé obsese, že se tím zabývám. Není to na úrovni pochybných návrhů plných RC článků, měřicích bodů a nastavovacích prvků na desce. Uvádíte jako možnost vložit hradlo. To je jasné, ale právě to hradlo by pak mělo mít katalogové předpoklady problém vyřešit. Což poskytuje Tesla pro nějakou kategorii spolehlivosti. Teoreticky je kvalitativní rozdíl mezi osazenou Teslou a Texasem. Prakticky je rozdíl spíš opačným směrem, pokud vůbec nějaký.
Je to téma sporu mezi teoretickou čistotou a zdravým rozumem. Pokud je typické zpoždění samotného klopného obvodu 8 ns, požadovaný hold je 2 ns a deklarované maximální zpoždění nenaznačuje dramatický rozptyl parametrů (spíš záleží na kapacitní zátěži výstupu), asi by to nezlobilo ani bez vložených hradel a možná ani mezi různými pouzdry. Pokud kaskádou kanálů jednoho pouzdra eliminujeme zpoždění invertoru na hodinách, které má také nějaké maximální zpoždění definující požadovaný hold time, možná (?) se s takto upravenými podmínkami dostaneme k zápornému holt time. Jsou to samozřejmě dohady o nedokumentovaných věcech.
Z toho, co jste napsal, by mohl vzniknout dojem, že nenulový hold je nepříjemnou úchylkou. Bohužel ale nevídám běžně obvody s nulovým hold time. Uvedl jsem 74S112, jen dva J-K v jednom pouzdře, a 7496 v základní řadě TTL.
Ale přece něco konkrétního. Uvažuji o sadě nejspíš čtyřstupňových shift registrů s postupným výstupem přes analogové koeficienty do chrominančního filtru videovýstupu počítače s odposlechem pro jasovou složku u konce kaskády. Tam by mezi kanály jednoho pouzdra SN74S374 nebyla vložena hradla ani delší vedení. Nebo posloupnost různých pouzder s diskrétním modelem vedení mezi hodinami od konce k začátku posloupnosti. Tam už by se vedení využilo rozumněji, mnohonásobně. 7496 by se tam nehodil, protože odposlech pro jasovou složku se bude zapisovat střídavě blízko začátku i konce periody (v textovém režimu se jasové body zhustí mezi mezery vložené mezi znaky) a 7496 je na to pomalý. Rozptyl zpoždění se mi u něj moc nelíbí ani kvůli vlivu na výsledné barvy. Zkrátka, potřeboval bych tam spoustu rychlých klopných obvodů. Osmikanálových SN74S374 mohu mít hromadu po koruně. Tluče se mi to s teoretickou čistotou, ale zároveň se mi moc nechce věřit, že by to mohlo nefungovat.

[h_honza]

Ano, děkuju. K té teoretické čistotě Vám tedy chybí jen deklarace minimálního zpoždění u té 74S374. Vzhledem k typickému zpoždění 15 resp 19ns a holdu 0ns je důvodné se domnívat, že min. zpoždění bude tak někde kolem 9ns, jak ostatně píšete. To se nedá prohlásit za teoreticky nečistý návrh. Nedělal bych si s tím starosti ani v ostrých aplikacích.
Ale předstih je nechutných 20ns. A zpožďovat hodiny vedením ... stojí to za to? Držím palce.

[Lojza1]

Pozor, psal jsem o rychlých Shottky, SN74S374. Tam jsou časy trochu kratší. Za tím holdem 0 tuším překlep. Ten případ jsem doplnil, protože jsem dnes zrovna kupoval ty broučky a uvažoval jsem nad tou aplikací. Ale celkově je to téma dost obecné. Proto jsem započal toto vlákno.
To zpoždění vedením, resp. modelem s jedním či více induktory a kondenzátory mezi stupni kaskády a se zakončovacím odporem na konci má výhodu ve zpoždění definovaném lépe, než jak tomu je u hradel. Zatím jsem to pro TTL nepromýšlel. Na vstupech se jistě bude vlna nějak odrážet, protože mají nějakou voltampérovou charakteristiku. Očekával bych vedení s malou impedancí a s velkým zatížením budicího výstupu.

Napadá mě, že by bylo dobré rozlišovat mezi teoretickou a formální čistotou návrhu a ujasnit si, co se tím myslí. U formálně čistého návrhu bych si představoval důsledné respektování katalogových parametrů a ničeho dalšího. V katalogu může být deklarována i spolehlivost a skladovatelnost, ale ne spolehlivost výrobce a distributora, právní prostředí a jiné okolnosti. To má vztah třeba k tomu minimálnímu zpoždění deklarovanému Teslou a nedeklarovanému Texas Instruments. U teoreticky čistého návrhu by se mohlo zohlednit třeba dokumentované podrobné vnitřní schéma součástky a možná i statistické zákonitosti pro různá zpoždění.

[h_honza]

[Lojza1]

Děkuji za cenné názory.
Přidávám tedy se souhlasem k formálně a k teoreticky čistému návrhu ještě solidní návrh. Je to naše konvence. Návrh, který se nám důvodně prostě zdá být velmi solidní. Úplně čistý a neprůstřelný asi není. Může být někým napaden a obhajoba bude přísně vzato asi nemožná. Nicméně přinejmenším pro své potřeby ho nejspíš klidně použijeme.
Model vedení pro jednotky nanosekund, navíc bez vyšších nároků na šířku pásma, by nemusel být nějak rozměrný a náročný. Spíš bych si nebyl jistý, že nebudou problémy s těmi odrazy na vstupech. Chce to promyslet. U ECL jsou vstupy do bází, tam jsou to asi spíš vstupní kapacity a s těmi se snad může počítat snáze. Nemám s tím zatím tak podrobné zkušenosti. Totiž, u ECL už je vedení chtě nechtě všudypřítomným a nějak podstatným prvkem, proto to uvádím.
Mám dojem, že u 74ALS Tesla hodnoty možná neopsala. Přinejmenším někde deklarovala výrazně pomalejší časy. Nebo je opsala od někoho jiného, než s kým vším jsem ji porovnával.
S tím podrobným schématem jsem to nemyslel univerzálně. Pokud je schéma na úrovni tranzistorů a je z něj zjevné například něco obdobného hradlu NAND TTL, jako že při přechodových dějích není mezi nulami na vstupech nutný časový přesah, protože pomalost otevírání přechodů emitor-báze i indukčnosti přívodů lze zanedbat, bral bych to jako dobře použitelný poznatek bez zkoumání parametrů. Pokud je schéma na úrovni hradel, je tam zakresleno hradlo NAND a je velmi důvodný předpoklad, že je to opravdu hradlo NAND TTL, bral bych to stejně jako v prvním případě. Naprosto mě nenapadlo myslet to tak, že bych ze schématu odhadoval třeba zpoždění.

[Cust]

V rychlosti jsem to prolítnul nečet všechno... ale.

Bezproblémů jsem dělal řízení 64 výkonových MOSFETů (přenášený výkon okolo 10 kW) přes ECL logiku (sloužila jako posouvače fáze a synchronizace) a CMOS gejtove drajvry. Celé jsem to utáh do tajm mismač menší než 1 ns. Největší problém byl u CMOS logiky (LVC) dodržet správné délky vodičů a hlavně zamezit odrazům. Odrazy na vedení deformovali signál tak, že díky nim byly daleko větší problémy než, že by jeden obvod měl větší dylej než druhý. Nešlo mi jen o hrany, ale i délky pulzů (okolo 30 ns)... Po druhém redyzajnu už to běhalo.

[Cust]

V rychlosti jsem to prolítnul nečet všechno... ale.

Bezproblémů jsem dělal řízení 64 výkonových MOSFETů (přenášený výkon okolo 10 kW) přes ECL logiku (sloužila jako posouvače fáze a synchronizace) a CMOS gejtove drajvry. Celé jsem to utáh do tajm mismač menší než 1 ns. Největší problém byl u CMOS logiky (LVC) dodržet správné délky vodičů a hlavně zamezit odrazům. Odrazy na vedení deformovali signál tak, že díky nim byly daleko větší problémy než, že by jeden obvod měl větší dylej než druhý. Nešlo mi jen o hrany, ale i délky pulzů (okolo 30 ns)... Po druhém redyzajnu už to běhalo.

[Lojza1]

Já jsem si s ECL ještě nepohrál dost důkladně a z toho, že jsem s nimi při pokusech celkem neměl problémy, jsem si netroufl dělat závěry. Resp. už před desítkami let, když jsem o ECL nic moc nevěděl a neměl jsem k nim ani slušný katalog, pospojoval jsem nějaké čítače a hodně RAMek a nějaké odrazy mi to tenkrát kazily, ale to jsem to pospojoval tenkými lakovanými drátky a hodně nepromyšleně.
Říkal jsem si, že kapacita na vstupu je i kapacita ke kolektoru a na něm je nějaká aktivita v reakci na vstup. Takže to z hlediska vedení není čistá kapacita a může dělat neplechu. Vstup TTL je zase silně nelineární kolem mezní úrovně mezi jedničkou a nulou. Při přechodu se vstup zachová jako proudový výstup, který na obě strany vedení ten proud připojí a rozdělí.

[Cust]

Já s tím běžně taky nedělám, ale když není zbytí... Stačí si napočítat diferenciální vedení na správnou impedanci a pak to dodržovat. Zakončovací odpory, tak, aby vedení extra nenarušili. V příloze U26+- je právě to vedení ECL. R95 a R96 jsou zakončovací odpory v pouzdru 0603, pod vedením a kolem je rozlitá měď.

[Cust]

Já s tím běžně taky nedělám, ale když není zbytí... Stačí si napočítat diferenciální vedení na správnou impedanci a pak to dodržovat. Zakončovací odpory, tak, aby vedení extra nenarušili. V příloze U26+- je právě to vedení ECL. R95 a R96 jsou zakončovací odpory v pouzdru 0603, pod vedením a kolem je rozlitá měď.

[Lojza1]

No jo, to je typické. Ale u experimentálních konstrukcí bych to viděl na THT, třeba k500xx, a většinou dráty nad specializovanou univerzální jednostrannou FR4 s ostrůvky plošek kolem broučků uvnitř rozlité země. Výjimečně miniaturní teflonový koax z Kabla, který mám z Hadexu a změřil jsem u něj 40 Ω. Nebo větší keramické 100k nějak přikotvené na hliník a prodrátované. Já SMD nehamoním a v experimentálních konstrukcích je nepoužívám. Hamoním THT.

Ještě k solidnímu návrhu. Pokud by šlo o klopné obvody uvnitř pouzdra na společných hodinách za vstupním invertorem, při dostatečné dokumentaci vnitřního zapojení by se třeba dalo uvažovat o teoreticky čistém návrhu. Obhájitelném. Ale ta dokumentace na to nejspíš není dostatečná.

Pokud by šlo o obhájitelnost solidního návrhu, racionálním a podle okolností asi nejlepším řešením by mohl být výrobní předpis individuální kontroly zpoždění jednotlivých klopných obvodů v rozsahu pracovních podmínek s odargumentovanou rezervou. Ono by to nejspíš vždy vyšlo dobře bez nutnosti výměny pouzdra, neřku-li celé série pouzder. Namátková kontrola na vzorku by byla převzetím odpovědnosti za kusy náhodně ujeté uvnitř katalogových hodnot, což by záleželo na aplikaci a smlouvách. Nelíbí se mi to, ale mohlo by se to vyplatit, pokud by jinak byl počet pouzder nutně výrazně větší se související spotřebou, hmotností a rozměry. V nějakém vztahu k ceně toho všeho a k ceně kontroly na měřicích bodech. Kompromis mezi čistotou návrhu a zdravým rozumem.

[Cust]

[Cust]

[Lojza1]

Já jsem nemyslel prototypování, ale opravdu experimentování nebo výrobu něčeho definitivně v jediném kuse.

[ec1045]

Ta debata mi něco připomněla aneb AND-1/89, … deska chodí zcela spolehlivě ale jen s vybranou sadou IO. Nejkouzelnější na tom je že pokud se osadí stejné IO ale z jiné šarže tak to nemusí spolehlivě chodit. Deska je časově dost na hraně. Když kolega páchal desku AND-1V která se liší jen výstupem tj. místo kompozitního a TTL výstupu má VGA výstup. Tak šel na jistotu aneb věchy signály museli mít dostatečné rezervy vůči katalogovým hodnotám. Pak deska fungovala na první dobrou a bylo více méně jedno, co se osadilo (až na výjimky)… taktéž spáchal DGD-1V což je zase překopávka DGD-1

Co tím chci, říct katalogové údaje jsou jedna věc, reálné zapojení druhá věc, také jde o to, co chceš stavět, aneb musí to být opakovatelné nebo honíš mezní parametry, ale pak musíš vybírat součástky. To vybírání je krásně vidět např. u přístrojů TESLA Brno aneb pokut má součástka označení mám pocit 1AN …. Tak je vybírána na konkrétní parametr, ty co neprošli výběrem, jsou požité jinde v přístroji ale s klasickým značením typu.

[Lojza1]

No ano, jasně, o tom to je. Žijeme v radostné době uspokojených základních potřeb a můžeme si dovolit různé podivnosti. Třeba hledat v nějakém směru dokonalá řešení a meditovat na téma smyslu toho či onoho přístupu. Navíc máme čas své hračky promýšlet. Nezávodíme s konkurencí. Tohle za nás dnes dělá Asie. My si tu hrajeme s tím, co nás baví. Naším úspěchem je dokonalost.
Například, před mnoha lety jsem si spolu s mnoha dalšími postavil repliku počítače Tesla Ondra a na rozdíl od ostatních mi občas zamrznul. S jinou Z80, originál Zilog 2,5 MHz, sice nezamrzá, ale otrávilo mě to. Nikdy jsem už pak nedostal chuť prozkoumat, jak to celé vlastně detailně funguje a za pana Smutného hledat, kde je chyba. Stále používám počítače Sinclair QL a potvrzuji jejich pověst - některé kusy občas zamrznou. Sinclair tenkrát neodhalil příčinu. Dávám si pozor, abych neprodukoval podobně problémové návrhy. Jako začátečník jsem byl rád, že jsem sehnal a zaplatil součástky na úsporné řešení a že mi opravdu fungovalo. Katalogy byly obyčejným děckám dostupné hodně omezeně a muselo stačit třeba obkreslené zapojení nožiček. Úspěšné komerční konstrukce těch dob také nemohly mít absolutní ambice. Je to už nějaký čas.
Doufám, že v blízké době nebudeme muset řešit spolehlivou navigaci drahých zbraní s využitím dostupných součástek a polokvalifikované pracovní síly. A že to pro nás nebude podmínkou přežití.